次世代半導体の開発競争

半導体の性能を高めるためには、たくさんの電子回路をチップ上に集積する必要がある。この電子回路の線幅が狭くなるほど、より多くの回路をチップ上に集積できるため、性能向上や消費電力の削減が可能となる。現在の半導体産業では常に縮小化が求められており、この回路線幅も同様に微細化が進んでいる。アメリカのインテルやIBM、韓国のサムスンなどがこぞって開発を行っており、3nm（ナノは1mの10億分の1）の量産をはじめ、台湾のTSMCが世界最先端となる回路線幅1.4nmの半導体開発を進めていることが明らかになった。すでに開発競争からは大きく後れをとっていた日本も、日本企業の合同出資によって設立されたRapidus（ラピダス）において、2nmクラスとなる次世代半導体の量産をめざしている。

新たな半導体技術として注目を集める「チップレット」

もはや神の領域に突入していると思われる回路線幅の微細化だが、その加工技術が進展していく一方、量産化や製造面での課題が浮き彫りとなっている。膨大な数となる微細な回路を均一に加工し、不良なく作り上げることが極めて困難になっているのである。良品が製造できなければ、それだけ歩留まりの悪化につながり、コストの増大をもたらし、結果的にビジネスとして成立しなくなってしまう。こうした中、新たに注目を集めているのが「チップレット」と呼ばれる技術だ。これは、従来のように大規模な集積回路を１つのチップとして作り込むのではなく、複数の小さなチップ（チップレット）に分けて製造し、それぞれを組み合わせて１つのパッケージに収める技術のことを指す。１つの大規模な集積回路を製造する場合、どうしても製造条件のばらつき、不良の原因となる不純物やゴミの混入といったリスクが増える。製造するチップの面積が大きいほど、不良が生まれる確率は高くなり、一部に不具合が生じても全体が不良品となり、結果として歩留まりの悪化につながってしまう。個別のチップレットを組み合わせて１つの大規模な集積回路を製造することによって、こうしたデメリットを回避できるほか、異なるプロセス技術、世代、他社チップなど、全て最先端の技術で製造しなくても求める性能を実現できるといったメリットやそれに伴うコスト削減を実現することが可能となる。こうしたパッケージングも、チップレット同士を密接に接続する2.5次元やさらに実装面積を最小にする3次元などの積層技術への投資、開発が進められている。

日本の技術力が「チップレット」を成功させるカギとなるか

チップレット技術の研究開発は、世界中で活発化しており、最新の研究ではチップレット間の接続技術に着目し、データの転送速度や信頼性が飛躍的に向上している。また、チップレットを組み合わせることで、効率よくカスタマイズ可能な半導体を生み出す目的もある。コスト削減や短納期化を実現するため、微細加工技術の進展も不可欠だ。チップレットを用いたモジュール化は、将来の半導体設計の主流となる可能性があるだろう。チップレットという新しい技術を成功させるためには、後工程技術の更なる進化がカギとなる。その命運は、半導体の製造装置や材料分野で高い優位性を持つ日本の企業が握っているのかもしれない。